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流片经验比较丰富，有很多的故事想和大家分享。
先花点笔墨介绍一下什么是physical verfication, 物理验证是流片之前的最后一道检查，非常重要，一旦发生重大错误，基本成砖。
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主要检测项目如下，及其危害：
DRC (design rule check) : 生产的工艺检查，miss轻一点影响良率，严重了大量的费片。
ANT(天线效应检查）: miss影响良率。
ERC: miss了，会影响ESD，漏电等问题，如有个答案提到的VDD打到衬底上了，就是这个rule没看仔细。
Power Analyze: miss了，芯片在高频工作下不稳定。
EM： miss了，影响芯片的使用寿命。
LVS: 这个是最容易出问题的，有见过LVS报告是CORRECT, 但是芯片依然fail的。
PERC：用来检查ESD等回路的完整性。
tapeout script：自己写的一系列脚本，用来弥补当前physical verfication检查的不足。
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故事1：
这个错误在国内和国外前三的公司都发生过。芯片physical verification 通过，回来测试发现一个管脚测试始终是开路，检查封装没有问题，LVS 没有问题。
最后发现原因，LVS的时候使用的PORT TEXT LAYER使用的是METAL7，而没有使用PAD openning的层次，当PAD openning和METAL7断开的时候，没有检查出来。
先来介绍一下什么是PAD,PAD是连接芯片内部和芯片封装的接口。举个简单的例子，芯片内部的信号如1.2ｖ信号，进入PAD进行1.2V~3.3V的转换，然后进入PAD opening,然后通过bonding的金线连到封装上，最终到达我们可以看到的芯片可以在PCB上焊接的管脚。
pad cell
pad opening
pad+opening
bonding
芯片PCB
在实际设计中，广义PAD，实际有两个部分组成，一个是PAD CELL,一个是BOND CELL。其中BOND CELL有很多的类型和大小(PAD OPENING)，不把这两者设计成一个，是为了适应更多的封装，设计者可以根据不同的封装调整bond cell的尺寸，而不用更改整个PAD。
当我选好BOUND CELL（包含PAD OPENING, PVIA, METAL7），把它放到PAD CELL(包含Metal7)上面，工作的时候信号就会从封装到PAD OPENING -> PVIA -> METAL7进入芯片内部。所以有些芯片设计者会思维定势到LVS的PORT TEXT LAYER打到M7层和PAD opening层次是一样的，然而在我们的项目当中，刚巧，bond cell当中少了从PAD OPENING到METLAL7的PVIA（连接孔），而产生了真正的OPEN没有抓到，导致了悲剧的发生，都是快上亿的芯片，耽误了芯片上市的时间。
